AMD khoe mẫu chip Venice đầu tiên sản xuất trên tiến trình TSMC N2 GAAFET

Dự kiến sản phẩm chính thức sẽ được ra mắt vào năm sau.

Trong khi giới công nghệ vẫn đang ngả nghiêng vì cuộc thương chiến Mỹ vs. Trung, hãng chip x86 lớn thứ 2 thế giới vừa công bố một thông tin có thể xem là "tia sáng giữa màn đêm". Mới đây, AMD cho biết họ đã hoàn tất thiết kế cũng như kiểm định xong mẫu CCD sẽ dùng trên thế hệ chip server EPYC thứ 6, Venice, của mình. Mẫu chip trên sẽ được gia công bằng tiến trình bán dẫn mới nhất của TSMC, N2 NanoSheet hay GAAFET. Công ty này cũng tiết lộ Venice là mẫu chip hiệu suất cao (HPC) đầu tiên sử dụng TSMC N2, có nghĩa chưa có hãng nào khác đã có thiết kế HPC trên tiến trình mới mẻ này.

Song ngoài việc tiết lộ Venice sẽ được ra mắt trong 2026, có mặt trước tiên trên dòng sản phẩm EPYC, AMD không nói gì thêm về thông số sản phẩm. Động thái này cho thấy việc thiết kế Venice trên TSMC N2 về cơ bản là thành công, con chip đã có khả năng khởi động và thực hiện được các tính năng cơ bản, còn hiệu suất ra sao thì hạ hồi phân giải. Thực tế thông báo này y hệt như lần Intel 'flexing' về mẫu chip Clearwater Forest sản xuất trên tiến trình Intel 18A của họ. Điều đáng nói là Clearwater Forest đã được hoãn ra mắt tới năm sau. Do đó 2026 sẽ là thời điểm rất thú vị, ít nhất trên mặt trận server cho cả AMD và Intel.

Ngoài việc 'flexing' về thành tựu công nghệ, việc chuyển sang TSMC N2 cho một thiết kế HPC của AMD cũng là điều đáng nghĩ. Trước hết, khác với các tiến trình cũ, N2 là tiến trình đầu tiên áp dụng kiến trúc transistor dạng GAAFET (mà TSMC gọi là NanoSheet). Đây là kiến trúc khác hẳn FinFET lẫn PlanarFET đang được sử dụng hàng chục năm qua trong ngành bán dẫn. Samsung là công ty đầu tiên quảng cáo về GAAFET (MBCFET) và họ đã... "toang" nặng. Intel là đại diện thứ 2 áp dụng GAAFET (RibbonFET), tuy không "toang" nhưng chưa có sản phẩm GAAFET nào đã được tung ra thị trường nên hiệu năng của nó vẫn còn là dấu hỏi.

Lộ trình bán dẫn của TSMC

TSMC là kẻ thận trọng nhất trong cả 3. Thay vì mang GAAFET "ầm ầm" vô sản xuất, công ty Đài Loan chọn "chậm mà chắc". Đến 2025 này họ mới sản xuất hàng loạt và con chip Venice của AMD ở trên là ví dụ. Theo công bố của TSMC, tiến trình N2 hoặc cho phép tiết kiệm 24-35% điện năng ở cùng hiệu suất, hoặc cho phép tăng 15% hiệu suất ở cùng mức điện áp, cũng như tăng 15% mật độ transistor so với tiến trình N3.

Một chi tiết đáng chú ý khác là trước đây, có thông tin CCD kiến trúc Zen 6 của AMD sẽ dùng tiến trình N3 (không phải N2). Song N3 là kiến trúc FinFET. Do vậy về quy tắc thiết kế chip, N2 khác hẳn N3. Nhưng cần nhớ không có nghĩa thông tin cũ này sai. Vì AMD có xu hướng dùng nhiều tiến trình bán dẫn cùng lúc (ví dụ Zen 5/5c hiện đang sản xuất trên cả N4 và N3), nên không loại trừ khả năng Ryzen Zen 6 cũng sẽ khác tiến trình với EPYC Zen 6. Nhưng N3 và N2 sử dụng 2 kiến trúc transistor khác nhau, nên câu hỏi đặt ra là liệu thiết kế Zen 6 trên N2 có tương đương với Zen 6 trên N3 không, và xa xôi hơn là liệu có vấn đề tương thích ngược giữa chúng hay không.

Tất nhiên không loại trừ khả năng chả có con chip Zen 6 nào sản xuất trên N3 cả. Nhưng chuyện đó thì phải hạ hồi phân giải.