ASML nhắc đến Hyper-NA, tương lai của EUV và những thách thức ngành bán dẫn

Mặc cho High-NA (0.55) EUV chỉ mới "chớm nở", công ty sản xuất máy in litho EUV đứng đầu thế giới đã đặt tay vào nghiên cứu thế hệ tiếp theo.

Theo nguồn tin của tạp chí EE Times, đây là lần đầu tiên thông tin về Hyper-NA (0.75) EUV xuất hiện trong lộ trình sản phẩm của ASML. Nguyên chủ tịch công ty Hà Lan, Martin van den Brink, gây bất ngờ với giới công nghệ khi phát biểu tại ITF World:

"Nhìn về lâu dài, chúng tôi cần tiếp tục cải tiến các hệ thống quang học của mình, và chúng tôi cần phải tiến tới Hyper-NA. Song song đó, chúng tôi cũng phải đẩy mạnh năng suất các hệ thống (EUV cũ) lên tới 400 hoặc 500 wafer mỗi giờ (WPH)".

Hyper-NA EUV và những thách thức

Cơ bản mà nói, 0.75 NA vẫn trong giai đoạn R&D. Thực tế là chưa có gì chắc chắn để nói về năng lực của nó, ngoại trừ những thách thức vật lý cơ bản. Kurt Ronse, một giám đốc cấp cao của IMEC - đối tác nghiên cứu hàng đầu với ASML hơn 3 thập kỷ qua, mô tả những khó khăn phải đối mặt:

"Liệu chúng ta có thể vượt qua 0.55 để lên 0.75, 0.85 được hay không? Hyper-NA rõ ràng mang tới nhiều thách thức".

Vấn đề đầu tiên là sự phân cực sóng ánh sáng. "Nếu anh vượt qua mức 0.55, rất nhanh chóng anh sẽ thấy sự phân cực đang huỷ đi độ tương phản mà anh cần. Bởi vì một trong các hướng phân cực về cơ bản là sẽ huỷ đi nguồn sáng. Anh sẽ cần bổ sung các bộ phân cực để tránh điều đó", Ronse cho biết. Nhưng mặt trái của việc này là các bộ phân cực sẽ chặn bớt nguồn sáng, làm giảm đi hiệu suất soi chiếu và tăng chi phí tiền điện.

2 năm trước đó, IMEC đã từng chạy thử nghiệm Hyper-NA trên mô hình máy tính. Và họ hiểu rõ lý do tại sao ASML "dừng lại" ở 0.55 để làm ra High-NA như chúng ta đã biết.

"Dần dần các công ty cũng sẽ bắt đầu tự nghiên cứu lấy Hyper-NA. Zeiss thì đã bắt đầu thiết kế mẫu thấu kính (lens) của mình. ASML cũng dần dần cởi mở hơn về Hyper-NA, nhưng họ chưa bao giờ đưa nó lên lộ trình sản phẩm. Mọi thứ luôn dừng lại ở 0.55 NA. Ngay cả ở 0.55 NA thì lớp chặn quang đã rất là mỏng. Nên tới Hyper-NA, điều đó còn tệ hơn. Việc này sẽ gây nhiều thách thức hơn nữa cho quá trình khắc acid".

Do đó mặc dù được nhắc đến, nhưng chưa có gì "tốt" để nói về Hyper-NA. Thứ duy nhất chúng ta có thể "chắc" là ngay cả có nghiên cứu thành công, chi phí cho 0.75 NA sẽ cực kỳ đắt đỏ.

TSMC vẫn chưa cần High-NA

Quay lại thực tại với những gì đang có, EUV phổ thông (0.33 NA) và High-NA là những gì ASML đang cung cấp trên thị trường. Ngoài hãng Intel vừa lắp đặt dây chuyền High-NA đầu tiên trên thế giới ra hiện tại chỉ có vài cái tên khác đang quan tâm tới hệ thống này của ASML, như Samsung, Micron hay SK Hynix. Nhưng TSMC lại không nằm trong số đó.

Trước đây, mình có từng phân tích tại sao TSMC dường như không "vội vã" với High-NA. Đấy là vì kích thước reticle của dây chuyền này chỉ còn 1/2 so với EUV phổ thông, dẫn tới kích thước con chip tối đa sẽ chỉ còn 1/2 (26 x 16.5 mm). Nguyên nhân chủ yếu nằm ở việc hệ số NA càng cao thì thấu kính càng phải nhỏ lại, khiến cho diện tích quét của chùm sáng bị hẹp lại. Tất nhiên Hyper-NA cũng không "thoát" được cảnh này. Nhưng đó là câu chuyện còn xa vời.

Một nguyên nhân khác nữa là trình độ quét mẫu kép (double patterning - DP) của TSMC đã đạt mức thượng thừa. Cả Intel lẫn Samsung đều không đạt tới "level" này nên đây là lý do tại sao ở gần như cùng tương đương kích thước transistor, những con chip DP của Intel lẫn Samsung đều không tốt bằng của TSMC (hay nói cách khác không phải Intel hay Samsung "dở", chẳng qua là TSMC "xuất sắc" hơn tất cả).

Thực tế trong giai đoạn chuyển từ DUV sang EUV, hầu hết các công ty trên đều áp dụng DP (hoặc hơn) vì chùm sáng DUV không đủ mạnh để tạo ra các chi tiết transistor rõ ràng - cần phải quét 2 lần hoặc hơn để hoàn thiện các chi tiết này (SMIC cũng đang áp dụng phương pháp này vì không thể mua được dây chuyền EUV). Song cái khó của quét mẫu kép/nhiều lần chính là mỗi lần quét lại, vị trí wafer và reticle phải giống hệt như lần quét đầu tiên thì chi tiết mạch in mới không bị lệch, mẻ góc.

Ronse cho hay: "Thứ cực kỳ quan trọng trong DP chính là sai lệch góc đặt. Hai tấm in mẫu của anh phải đặt khít hoàn hảo. Intel thì muốn tránh né việc này. Khác biệt lớn giữa Intel (vs. TSMC) là họ chưa làm chủ kỹ thuật DP tốt như TSMC. Thế nên, họ chọn giải pháp chùm sáng có độ phân giải cao như High-NA (thay vì EUV phổ thông)".

Dĩ nhiên nói thế không có nghĩa TSMC sẽ không bao giờ dùng High-NA. Chỉ là trong giai đoạn trước mắt, công ty Đài Loan vẫn "sống khoẻ" với 0.33 NA. Đồng thời họ cũng phải tính tới giải pháp làm sao có thể in ra con chip to hơn giới hạn reticle hiện có của High-NA. Làm chủ DP cũng không có nghĩa mọi thứ sẽ mãi ổn. Khi kích thước transistor càng nhỏ hơn thì rủi ro hư hỏng càng cao hơn. "Nếu anh cứ DP, thì mọi thứ anh đều phải làm lại 2 lần. Sau cùng chi phí sản xuất sẽ đắt đỏ hơn", Ronse bổ sung.

Dự kiến, High-NA sẽ đáp ứng được nhu cầu sản xuất các chip từ 2 nm cho tới 10 angstrom, thậm chí có thể là 7 angstrom. Nhưng sau đó thì High-NA "kiệt sức".

Tương lai mờ mịt sau High-NA

Mặc dù được nhắc đến, nhưng Hyper-NA hiện là một dấu hỏi lớn. Tuy có thể giúp chúng ta thu nhỏ transistor thêm vài năm nữa nhưng làm sao để đạt được điều đó thật sự chưa rõ ràng. Việc đặt thêm các bộ lọc phân cực sẽ làm cấu tạo các cỗ máy phức tạp lên đáng kể. Điều đó không chỉ làm chi phí sản xuất ra cỗ máy này tăng lên gấp bội mà chi phí vận hành chúng cũng tăng cấp số nhân - bạn cần gia tăng công suất nguồn laser đầu vào để bù đắp các hao hụt khi truyền tải qua hệ thấu kính. Tuổi thọ các thấu kính cũng sẽ giảm đáng kể vì công suất nhiệt tạo ra tăng theo mức năng lượng chúng phải hấp thụ, vân vân và mây mây.

Tất nhiên in quang khắc (optical/photo lithography) không phải cách sản xuất chip duy nhất. Chúng ta vẫn còn những phương pháp khác như in đè nano (nano imprint) hoặc in chùm hạt (electron/proton beam lithography). Song giới hạn của các công nghệ này là sản lượng rất thấp và tỷ lệ lỗi cao khi transistor ngày càng nhỏ hơn. Dù gần đây Canon có ra mắt hệ thống nano imprint mới cho phép in ra mạch tương đương dây chuyền 5 nm, thì năng suất của nó vẫn thấp hơn đáng kể các hệ thống EUV mà ASML đang cung cấp (~ 80 WPH). Trong khi ASML vẫn liên tục cải thiện sản lượng các hệ thống EUV (lộ trình 400 ~ 500 WPH) thì "cơ hội" cho Canon là rất thấp.

Và kể cả nếu chúng ta có thu nhỏ được transistor hơn nữa, thì bức tường đã rất gần. "Anh không thể tưởng tượng nổi liệu có mạch in nào chỉ dày có 2 angstrom. Nó chỉ có 2 nguyên tử thôi. Đến mức nào đó, mọi thứ phải dừng lại".

Đến lúc này, việc dùng vật liệu, nguyên tố khác gần như là bắt buộc. Tấm wafer thì vẫn là silicon nhưng các mạch in sẽ phải cấu tạo từ thứ khác. "Có những vật liệu mới có độ di động electron cao hơn (SiO2). Nhưng còn khó khăn hơn để đặt được chúng lên tấm wafer. Các nhóm nghiên cứu vẫn đang tìm cách làm việc đó".

"Chỉ còn vài thế hệ nữa là anh sẽ phải tìm cách kết tủa chỉ một lớp vật liệu cực mỏng (vài phân tử) để cho các electron có thể chạy qua được. Thứ cần phải có là những thiết bị hết sức chuyên dụng để có thể kết tủa đồng nhất được chúng trên toàn tấm wafer. Hiện tại, chúng chỉ mới nằm trong phòng thí nghiệm, và cũng chỉ kết tủa được một diện tích nhỏ. Sẽ cần phải có các dụng cụ kết tủa mới. Tương tự, việc khắc mạch in lên các vật liệu này cũng sẽ khó khăn hơn, nên chúng ta cần có kỹ thuật khắc mới. Dĩ nhiên, cái nền của con chip vẫn là silicon".