Hơn 50 năm phát triển theo Định luật Moore, Intel duy trì vị thế dẫn đầu ngành công nghiệp bán dẫn nhờ thiết kế Tile và đóng gói Foveros.

Chuyển sang thiết kế Tile (dạng chiplet) kết hợp với công nghệ đóng gói nâng cao Foveros, Intel đã sẵn sàng cho những thế hệ chip tương lai sở hữu hiệu năng cao hơn, giảm chi phí cũng như thời gian phát triển. Đây cũng là 1 trong những nguyên nhân quyết định dẫn đến việc đầu tư đến 7 tỉ USD cho nhà máy đóng gói chip lớn nhất đặt tại Malaysia, đang trong quá trình xây dựng.

Ông Suresh Kumar Perabala, Phó Chủ tịch Nhóm Kỹ thuật Thiết kế, Tổng Giám đốc, Trung tâm Thiết kế Malaysia nói rằng thiết kế nguyên khối (monolithic) thịnh hành trong khoảng thời gian dài vừa qua đã không còn phù hợp ở hiện tại nữa. Foveros cho phép Intel kết hợp nhiều die khác nhau, kiến trúc khác nhau lên cùng 1 đế, từ đó giúp hãng tiếp tục duy trì Định luật Moore. Moore’s Law được đặt tên theo đồng sáng lập Intel – Gordon Earle Moore, nội dung về số lượng bán dẫn (transistor) bên trrong IC (integrated circuit) sẽ gấp đôi sau mỗi 2 năm, trở thành định hướng phát triển của cả ngành công nghiệp vi xử lý suốt từ 1970 tới nay.

Nhiều ý kiến cho rằng Định luật Moore đã chết, vì giới hạn vật lý và nhồi nhét bán dẫn trong bối cảnh thu nhỏ tiến trình ngày càng khó khăn, dù vậy ở Intel, Moore’s Law vẫn được duy trì xuyên suốt hơn 50 năm qua. Để đạt được điều đó, ngoài việc thu nhỏ tiến trình, Intel còn đặt ra kế hoạch “5 Nodes In 4 Years”, tức là trong vòng 4 năm sẽ có 5 tiến trình mới đi vào sản xuất. Tuy rằng thiết kế monolithic cung cấp tốc độ truyền tải, độ trễ… nhanh hơn so với chiplet, nhưng cán cân nghiêng về phần khó khăn trong sản xuất ngày càng nhiều hơn so với lợi ích thu được. Theo nhu cầu, SoC (System-on-Chip) ngày càng phức tạp, để mà sản xuất được SoC với thiết kế monolithic cực kỳ khó khăn, chưa kể đến sản lượng thấp, không hiệu quả về kinh tế.

So với monolithic, thiết kế chiplet hay kết hợp nhiều Tile trên cùng 1 đế chứng minh được lợi thế của nó. Thay vì die khổng lồ monolithic, Intel chia các chức năng xử lý thành nhiều die nhỏ hơn, mỗi die này là 1 Tile, gắn lên cùng 1 đế chip và kết nối bằng TSV (Throgh-Silicon Via) thông qua đóng gói 3D Foveros. Với các Tile cỡ nhỏ được sản xuất bằng những tiến trình phù hợp, Intel sẽ tận dụng được tối đa diện tích wafer, đồng thời tối ưu tỉ lệ năng suất (yield rate). Monolithic die kích thước lớn, chiếm nhiều diện tích wafer, tỉ lệ hư hỏng cao hơn do tính phức tạp trong thiết kế; ngược lại từng Tile nhỏ sẽ đơn giản, tận dụng tốt diện tích wafer, tỉ lệ hư hỏng thấp nhờ thiết kế đơn giản hơn. Ngoài ra, những tiến trình cũ cũng được sử dụng cho những Tile có chức năng thấp hơn, tối ưu về mặt chi phí sản xuất. Tổng hợp những điểm này, Intel có thể thiết kế chip hiệu quả hơn, tiết kiệm hơn, mở ra nhiều sáng tạo mới cho CPU và GPU tương lai.

Nhà máy Lắp ráp và Kiểm định tại Malaysia là nơi xuất xưởng ra những con chip Ponte Vecchio – vi xử lý phức tạp nhất từng được chế tạo. Mẫu GPU server này được sản xuất trên tiến trình Generation 12.5, tên mã Xe-HPC, đóng gói MCM (Multi-Chip Module) kết hợp Foveros với tổng cộng 63 Tile (47 Tile chức năng và 16 Tile nhiệt), trên 100 tỉ transistor, diện tích đóng gói 4844 mm2 (trong đó riêng diện tích 47 Tile chức năng chiếm 2330 mm2), kết nối với hệ thống thông qua 4468 chân. Ponte Vecchio là 1 điển hình gần nhất cho công nghệ đóng gói chip mới, kết hợp nhiều Tile trên nhiều tiến trình khác nhau, gồm TSMC N5 cho compute tile, TSMC N7 cho Xe-Link tile, Intel 7 cho RAMBO cache tile và Foveros base tile.